商品詳情
Altera Quartus II V5.0 For Linux64 英文光碟正式版 (2CD) <<高密度FPGA設計>>
商品編號：
本站售價：NT$400
碟片片數：2片
瀏覽次數：25056
|
【轉載TXT文檔】
|
您可能感興趣：
您可能也喜歡：
商品描述
軟體簡介:
Altera Quartus II v5.0 Linux64 英文光碟正式版 (高密度FPGA設計)(2CD)
相關網址:
http://www.altera.com/
安裝說明:
請將光碟CD1/crack資料夾內license.dat檔複製並覆蓋至安裝主程式下，即可完成安裝。
內容說明:
Quartus II 軟體5.0在高密度FPGA設計上具有性能和效率領先優勢。此版本首次展示
了業內編譯增強技術以及多種新的高密度設計高效特性。做為對其軟體技術領先地位
的認可，《FPGA雜誌》最近授予Quartus II軟體
「FPGA供應商工具類讀者/客戶最滿意」
獎。
Quartus II軟體5.0的新特性和增強功能包括：
編譯和時序逼近的增強特性
編譯增強特性縮短近70％編譯時間
編譯增強特性使設計人員能夠根據綜合和適配的需要，將設計劃分為物理和邏輯分區
，在特定設計分區上實施物理綜合等高級優化技術，保持其他模組性能不變，從而提
高時序逼近效率。SignalTap? II 嵌入式邏輯分析儀也可以採用該技術加速實現驗證
迭代。
時序估算迅速提高時序性能
Quartus II軟體為高密度設計提供時序估算和關鍵時序通路識別功能，比運行完整的
編譯快出近45倍，快速實現時序、位置分配以及設計迭代。
SOPC Builder——提高設計效率/贏取開發套件
瞭解SOPC Builder對外部處理器的支援——贏取Stratix? II 開發套件
Quartus II軟體所包含的SOPC Builder是第一款功能自動完成系統構建和集成過程的
工具。其新增特性極大的縮短了開發時間：
採用Altera? PCI MegaCore? 輕鬆實現與外部處理器的介面；採用元件編輯器輕鬆構
建與德州儀器DSP處理器（按照其外部存儲器介面（EMIF）標準）或者其他外部處理器
的介面。
支援多處理器系統中處理器間的通信和資源安全共享。
I/O引腳分配和確認
新的引腳規劃器特性
(PDF)
此特性簡化了高密度和大引腳數量設計的引腳分配和確認過程。
HardCopy II 結構化ASIC
HardCopy? II 移植支援 – 此版本支援Stratix II設計到HardCopy II結構化ASIC設
計的移植，包括新的HardCopy II平面佈置視圖和HardCopy II Advisor功能等。
OS支援
增加了對64位Red Hat Enterprise Linux 3.0和64位Solaris作業系統的支援
Quartus II軟體5.0技術資源更新
Quartus II手冊簡介（4.2版，第一次修訂）
(PDF)
Quartus II手冊簡介（英文版）
(PDF)
Quartus II 手冊
Quartus II軟體功能使用的詳細資訊。
Quartus II軟體在線演示
Quartus II軟體功能和設計方法的短片演示。
Quartus II軟體增加的器件支援
此版本增加了對Cyclone II EP2C35、MAX II EPM570和EPM2210以及Stratix II
EP2S60器件的編程支援。Quartus II軟體現在支援以下器件系列：
Stratix II FPGA
Stratix FPGA
Stratix GX FPGA
(更多資訊，請聯繫Altera本地分銷商)
CycloneTM II FPGA
Cyclone FPGA
HardCopy 結構化ASIC
MAX II CPLD
APEX II FPGA
APEX 20K FPGA
Excalibur FPGA
Mercury FPGA
FLEX 10KE, FLEX 10K?, FLEX 10KA FPGA
ACEX 1K FPGA
MAX 7000B, MAX 7000AE, MAX 7000S & MAX 3000A CPLD
Quartus II software version 5.0 enables the highest levels of productivity and
the fastest path to design completion for high-density FPGA design. Dramatically
improve your productivity compared to traditional high-density FPGA design flows.
Take advantage of the following productivity enhancing features today:
- Incremental compilation reduces design iteration times up to 70% and is an FPGA
industry first. Includes incremental compilation support for the SignalTap?II
embedded logic analyzer in-system verification tool.
- SOPC Builder automatically builds systems in minutes.
- Fast timing estimate feature generates timing estimates for high-density designs
in minutes.
- Push-button physical synthesis technology and the automated Design Space Explorer
simplify design optimization.
- Extensive cross-probing support between tools helps identify and correct design
issues.
- New pin planner feature enables easy I/O pin assignment planning, assignment, and
validation.
- Complete command-line and tool command language (Tcl) scripting interfaces give
you advanced scripting capabilities.
Technology Leadership
Quartus II software continues its tradition of technology leadership in the following
areas:
- Performance
- Design Flow Methodology
- Incremental compilation
- Structured ASIC design flow: target FPGAs or structured ASICs using the same
low-cost software and same IP
- Complete command-line and Tcl scripting interfaces
Support for leading third-party EDA tools
- IP Integration Technology
- SOPC Builder integration and system generation tool
- Nios?II embedded processor
- Extensive library of off-the-shelf IP cores
- DSP Builder software
- Place-and-route technology
- Timing closure technology
- Verification solutions
- Advanced multi-clock timing analysis capabilities
- PowerPlay power analysis
- Capability to update memory and constants in-system without reconfiguring the device
- Chip editor
- SignalTap II embedded logic analyzer
- Integration with all leading third party EDA verification tools and methodologies
